全數位2.5Gbps相位校正緩衝器設計

Abstract

本論文描述一個利用數位方式來使得資料和時脈同步化的相位校正緩衝器。資料頻率定於625Mbps和2.5Gbps。 為了避免資料在被序列化時發生錯誤，傳送端必須要做的第一件事是解決資料和時脈之間的相位差。相位校正緩衝器的基本概念和延遲線迴路相同，主要的目的都是要調整相位當有相位差時。全數位的相位校正緩衝器不僅可以有較低的功率消耗且更容易地重覆使用和實現。此設計採用0.18μm 1P6M TSMC CMOS製程技術實現。相位校正器在625Mbps的資料輸出經過時序調整後的抖動值為48ps，消耗功率為3.8毫瓦。而在2.5Gbps的資料輸出經過時序調整後的抖動值為26.5ps，消耗功率為16毫瓦。