奈米級SoC電路之關鍵設計與分析技術---子計畫四---奈米級SoC之晶片內通訊傳收機設計(I)

Abstract

由於IC 製程技術之已進入奈米級，IC 內之操作速度及系統內電晶體之數 目在過去幾年呈爆炸性之成長。從系統層面而言， 晶片內網路架構 (Network-on-chip)之時代已來臨，從信號傳遞面而言，由於連線延遲相對邏輯 間延遲拉長，故晶片內區塊間信號傳遞方式將有革命性之改變。 本計畫之目標為以奈米級CMOS 製程，研究數位邏輯模組之雜訊與抖動之 成因及其模式之建立，以作為未來在標準庫存元中加入雜訊與抖動之評估公 式。此外因對雜訊與抖動成因之徹底瞭解，設計低雜訊，低抖動之關鍵邏輯模 組。最後針對晶片內IP 間與晶片間(SIP)傳收系統提出架構與電路之解決方 案。預計以三年之時間，配合總計畫及另三個子計畫發展： .. 研發5Gbps 以上之SoC 晶片內區塊間及silicon-in-package (SIP) 晶片 間的資料傳輸收發器與電路。 .. Gbps 以上資料傳輸之量測儀器、設備與分析方法之建立。 .. 邏輯模組內雜訊與抖動之評估公式。 .. 低雜訊、低抖動之邏輯模組設計。 以期建立上列之關鍵性奈米級SoC 線路設計技術。